[CENTER]السلام عليكم و رحمة الله و بركاته
عندي مشكل في xilinx المرجو ممن له خبرة و سبق في الميدان
ان يفيدني في الموضوع و الله الموفق
هذا هو state diagrame
و عند تحويل state diagram الى لغة vhdl تتم العملية بنجاح
لكن عندما اريد اعمل test bench wave form يظهر المشكل في الصوورة اسفله :
المرجو المساعدة لاني متوقف الان بسبب هذا المشكل[/center]